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系统开发
虽然使用 shell 和多个 IP 块对 FPGA 设计人员而言并非新概念，这种方法一般需要开发和仿真大量 RTL，多次整合数百
乃至数千独立信号以完成下列连接：
? shell 到验证 IP
? shell 到核设计 IP
? shell 到衍生核设计 IP
鉴于在传统 RTL 设计进程中使用这种方法会因设计和验证工作产生大量额外的工时 （而且如果是在文本编辑器中进
行，还容易发生错误），设计团队一般选择设计和集成所有内容。
Vivado IP 集成器能让这种方法成为可行，*传统的 RTL 文件手工编辑即可迅速完成 IP 集成工作。
使用这一方法具有下列关键特性：
? Vivado IP 目录
? IP 集成器与标准接口
访问技术文档和培训资料
在适当的时间获得正确的信息，对于及时设计收敛并确保整体设计成功而言十分重要。参考手册、用户指南、教程和
视频能够帮助您尽快掌握 Vivado Design Suite。本节为您列出了部分技术文档和培训资料的来源。
使用 Documentation Navigator
Vivado Design Suite 配套提供赛灵思 Documentation Navigator （图 1-3），用于访问和管理全套赛灵思软/硬件文档、
培训资料和辅助材料。借助 Documentation Navigator，您可查看赛灵思较新及过去的技术文档。您可通过版本、文档
类型或设计任务来过滤技术文档显示内容。结合搜索功能可帮助您快速找到正确的信息。 “Methodology Guides”是技
术“Document Types”下的过滤器之一，借助该过滤器，您几乎可以在瞬间找到任何的方法指南。
赛灵思通过 Documentation Navigator，使用“Update Catalog”功能，为您提供较新的技术文档。该功能可提醒您有可
用的目录更新内容，并提供有关文档的具体信息。赛灵思建议您在出现提醒时要更新目录，以使其保持较新。此外，
您可以为*的文档建立本地技术文档目录并对其进行管理。
Documentation Navigator 中有一个“Design Hub View”标签。“Design Hub”是指与设计活动（如应用设计约束、综合、
实现，以及编程和调试等）相关的文档集。文档和视频被纳入每个设计中心内，以简化相关领域的学习过程。每个设
计中心均包含“Getting Started” （快速入门）部分、 “Support Resources” （辅助性资料）部分 （包含该流程的 FAQ），
以及“Additional Learning Material” （更多学习资料）。 “Getting Started”部分可为新用户提供清晰的入门指导。对已经
熟悉该流程的用户来说， “Key Concept”和“FAQ”部分可能是他们比较感兴趣的内容，有助于他们获得 Vivado Design
Suite 相关专业知识。
AR# 71692
Vivado - route_design fails to route GT REFCLK connections



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描述
解决方案
描述


My design which uses several Gigabit Transceivers receives the below Warnings during 'route_design':


Unroutable connection Types:
----------------------------
Checking all reachable nodes within 5 hops of driver and load


Unroute Type 1 : Site pin does not reach interconnect fabric


Type 1 : GTHE3_COMMON.MGTREFCLK0->0_REFCLKOUT0
-----Num Open nets: 2
-----Representative Net: Net[176] refclk_buf_0/CLK_A_SERDES
-----GTHE3_COMMON_X0Y0/MGTREFCLK0 -> GTHE3_COMMON_X0Y1/COM0_REFCLKOUT0
-----Driver Term: refclk_buf_0/IBUFDS_GTE3_CLK_A_P/gthe3_common_gen.GTHE3_COMMON_PRIM_INST/GTREFCLK00
Driver Pin does not reach Interconnect fabric within 5 hops.
Load Pin does not reach Interconnect fabric within 5 hops
...
...
Phase 8 Verifying routed nets
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_A_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_B_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_C_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_D_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-7] Design has 8 unroutable pins, potentially caused by placement issues.


CRITICAL WARNING: [Route 35-1] Design is not completely routed. There are 4 nets that are not completely routed.



How can this be avoided?


解决方案


Vivado will attempt to use intelligent pin swapping to correctly map Transceiver input pins.


However, a limitation exists where pin swapping cannot be performed when the IBUFDS_GTE* and GT_COMMON cells are placed in adjacent clock regions.


To resolve the issue, make sure that either the correct Transceiver REFCLK pins are connected to, or that the IBUFDS_GTE* and GT_COMMON cells are constrained to the same clock region to allow for the pin swapping.
设计进程
下图显示了设计进程的各个步骤。
该设计流程中，* 2 章"系统设计"中描述的系统分区这一初始阶段后，几个后续步骤可以并行执行。
? shell 开发流程：通过使用 Vivado IP 集成器和 IP 目录， Vivado Design Suite 能实现快速高效的块级集成。系统性
能关键方面的很大一部分，包括详细接口创建、验证和管脚分配，可以独立到一个并行开发项目中，从而重点关
注。该流程详见* 3 章"shell 开发"。
? 基于 C 语言的 IP 开发：使用 RTL 仿真（取决于设计、主机等条件）完整的一帧视频需要大约一到两天时间。使用
C/C++ 执行同样比特级精度仿真只需大约 10 秒钟。基于 C 语言的开发流程带来的生产力改善不容忽视。该流程
详见* 4 章"基于 C 语言的 IP 开发"。
? 系统创建：运用 Vivado IP 集成器和 IP 目录，使用 shell 设计、原有 RTL IP、System Generator IP 和赛灵思 IP 就可
以把基于 C 语言的 IP 迅速结合到系统块设计中。自动化接口连接功能和系统创建的脚本化功能意味着系统在整个
IP 开发流程中能够迅速地反复生成。该流程详见* 5 章"系统集成"。
? 系统实现：使用经过验证的 shell 设计、自动为器件和时钟频率优化的基于 C 语言的 IP、现有的经验证的 IP，并
使用业界标准的符合 Arm AMBA? AXI4 协议的接口把它们全部连接起来，您就可以较大程度地节省花在设计收
敛上的时间。只需单击几次鼠标或是使用脚本化流程，就可以从系统块设计启动这*程。该流程详见* 5 章"
系统集成"。
? 系统验证：系统验证可以使用门级精度的 RTL 仿真和/或通过编程 FPGA 并在电路板上验证设计。由于 RTL 仿真用
于验证系统，而非开发过程中用于验证和设计的迭代性仿真，故在设计流程结束时只需要一次仿真。该流程详见
* 5 章"系统集成"。

简介
在您开始项目之前，一个重要前提是需要对系统的设计和组合方法有清晰的理解。在任何复杂的系统中都存在通向解
决方案的多条路径。这些路径由您的选择而定，包括创建什么样的完整 IP 块、重复使用哪些 IP 块、使用哪些工具和方
法验证 IP/集成 IP 到系统中以及使用什么工具和方法检验系统。
本章的目的是探讨您做出的系统分区选择和回顾 Vivado? Design Suite 中有助于系统开发流程自动化的关键特性。